Une puce électronique moderne, c'est un objet de quelques millimètres carrés qui contient parfois plus de 100 milliards de transistors. Pour l'obtenir, il faut traverser entre 500 et 1 500 étapes de fabrication, dans des usines à plusieurs milliards d'euros qu'on appelle des fabs.
Tout commence par du sable. Le silicium extrait du quartz est purifié à 99,9999999 % (on parle de « 9N »), fondu, puis tiré sous forme d'un lingot monocristallin selon le procédé Czochralski. Ce lingot est ensuite tranché en galettes — les wafers — de 200, 300 ou bientôt 450 mm de diamètre.
Entre la conception sur écran et la puce emballée prête à l'emploi, plusieurs dizaines de métiers se relaient : ingénieurs en EDA, opérateurs de fab en 3x8, techniciens équipements, ingénieurs procédés, métrologues, packagers, testeurs.
Tour d'horizon pédagogique de la fabrication d'un semiconducteur, de la stratégie européenne du Chips Act, et des carrières qui s'ouvrent dans cette filière en très forte tension.
1. Vue d'ensemble : du sable au chip
Le matériau de base d'une puce, c'est le silicium, deuxième élément le plus abondant de la croûte terrestre. Mais le silicium « brut » extrait du quartz contient encore beaucoup trop d'impuretés pour faire fonctionner un transistor : la fabrication d'un semiconducteur exige une pureté de 99,9999999 %, dite nine-nine ou « 9N ».
Pour atteindre ce niveau, le silicium est purifié par réduction puis par distillation, avant d'être fondu et tiré sous forme d'un cylindre monocristallin selon le procédé Czochralski, du nom du chimiste polonais qui l'a décrit en 1916. Le lingot ainsi obtenu — l'ingot — est ensuite découpé au fil diamanté en fines tranches : les wafers.
Wafer 200 mm
Usines anciennes, nœuds matures (90 nm et au-delà). Reste très utilisé pour capteurs et puces de puissance.
Wafer 300 mm
Standard mondial pour la logique avancée et la DRAM depuis le milieu des années 2000.
Wafer 450 mm
Projet industriel longtemps annoncé, jamais déployé en production de masse à ce jour (coûts d'équipement prohibitifs).
Un wafer 300 mm peut héberger plusieurs centaines de puces (dies) selon la taille de chacune. Chaque wafer va traverser entre 500 et 1 500 étapes de procédé selon la complexité du nœud technologique visé — un chiffre régulièrement cité par SEMI et les rapports techniques de TSMC ou Intel.
La fabrication se décompose en deux grands blocs : le front-end (FEOL et BEOL), qui consiste à créer les transistors et les interconnexions métalliques sur le wafer, et le back-end (assembly & test), qui découpe le wafer en puces individuelles, les encapsule dans un boîtier et vérifie leur bon fonctionnement.
2. Conception : EDA, foundries et modèle fabless
Avant qu'un wafer entre en salle blanche, la puce est entièrement conçue par logiciel. Cette phase, appelée design, peut durer de 12 à 36 mois selon la complexité du circuit. Elle s'appuie sur des outils dits EDA (Electronic Design Automation), dominés par trois éditeurs : Cadence, Synopsys et Siemens EDA (ex-Mentor Graphics).
Le concepteur décrit d'abord la puce dans un langage de description matérielle (RTL, Register Transfer Level), typiquement VHDL ou SystemVerilog. Le RTL est ensuite traduit en portes logiques (synthèse), puis placé et routé sur la surface du futur silicium (place & route). Le résultat final est un jeu de fichiers GDSII ou OASIS envoyé à la fab — l'équivalent du « plan » de la puce.
À partir de ce plan, la fab grave plusieurs dizaines de photomasques (un par couche du circuit), qui serviront ensuite à projeter les motifs sur le wafer. Selon TSMC, un nœud avancé moderne peut requérir plus de 80 masques distincts.
Les principaux acteurs de la production mondiale
Le marché mondial de la foundry est extrêmement concentré. Selon les données publiques de TrendForce et Counterpoint Research, TSMC représente à elle seule plus de la moitié du marché mondial de la sous-traitance de fabrication.
Source : ordres de grandeur publiés par TrendForce et Counterpoint Research sur la part de marché des foundries logiques en 2024 (valeurs indicatives, susceptibles de varier selon la méthodologie retenue).
3. Front-end fab : les grandes étapes du procédé
Le front-end consiste à construire, couche par couche, les transistors et les interconnexions sur le wafer. Les étapes se répètent en boucle (oxydation, lithographie, gravure, dopage, dépôt, polissage) parfois plus de cent fois pour un nœud avancé. On distingue généralement deux sous-blocs : le FEOL (Front End Of Line, création des transistors) et le BEOL (Back End Of Line, interconnexions métalliques).
Les étapes clés du procédé
| Étape | Principe | Bloc |
|---|---|---|
| Oxydation thermique | Croissance d'une couche de SiO₂ à haute température (800–1200 °C) pour isoler les zones du transistor. | FEOL |
| Photolithographie | Projection des motifs du photomasque sur une résine photosensible via un scanner (DUV 193 nm immersion ou EUV 13,5 nm pour les nœuds avancés). | FEOL & BEOL |
| Gravure (etching) | Retrait sélectif de matière, par voie sèche (plasma fluoré/chloré) ou humide. Définit la géométrie effective des structures. | FEOL & BEOL |
| Dopage | Implantation ionique (faisceau d'ions Bore, Phosphore, Arsenic) ou diffusion thermique pour modifier les propriétés électriques du silicium. | FEOL |
| Dépôt de couches minces | CVD, ALD, PVD/sputtering : déposer des films de quelques nanomètres (diélectriques, métaux, barrières). | FEOL & BEOL |
| CMP | Chemical Mechanical Polishing : polissage planéité requise avant la couche suivante (tolérance inférieure au nanomètre). | BEOL |
| Métallisation / damascène cuivre | Création des interconnexions par procédé damascène (tranchée gravée, remplissage cuivre, CMP). | BEOL |
L'étape la plus emblématique reste la photolithographie EUV, indispensable pour graver des motifs inférieurs à 7 nm. Les machines EUV — produites exclusivement par ASML aux Pays-Bas — coûtent de l'ordre de 150 à 200 millions d'euros pièce et figurent parmi les équipements industriels les plus complexes au monde.
Panorama des nœuds technologiques
Le « nœud » (28 nm, 7 nm, 3 nm…) est devenu une mesure marketing autant que technique : il ne correspond plus à une dimension physique précise mais à une génération de procédé, dont les performances sont caractérisées par densité de transistors, fréquence et consommation.
Nœud mature
Automobile, IoT, capteurs. Produit massivement à Crolles par STMicroelectronics et GlobalFoundries.
Première génération EUV
CPU haut de gamme, GPU, modems 5G. Produit par TSMC, Samsung, Intel.
Smartphones haut de gamme
Apple A-series, Snapdragon, AMD/NVIDIA. EUV multi-patterning.
Pointe mondiale
Transistors Gate-All-Around (GAAFET). TSMC, Samsung, Intel 18A. Production en montée jusqu'en 2026-2027.
4. Salle blanche et back-end : assembly, packaging, test
Une fab front-end est avant tout une salle blanche géante. À l'échelle d'un transistor de quelques nanomètres, une simple poussière de 100 nm de diamètre — invisible à l'œil — peut détruire des centaines de puces. C'est pourquoi les zones les plus critiques sont classées ISO 1 à ISO 5 selon la norme ISO 14644-1, qui définit la concentration maximale de particules par mètre cube d'air en fonction de leur taille.
Concrètement, l'air est filtré en permanence par des filtres HEPA et ULPA, le plafond entier est soufflant (flux laminaire vertical), et la salle est maintenue en sur-pression par rapport aux zones adjacentes pour empêcher l'entrée de particules. Les opérateurs portent une combinaison intégrale dite bunny suit, mise après plusieurs sas d'habillage successifs.
Le back-end : assembly, packaging, test
Une fois le wafer terminé en front-end, il passe par une étape de wafer test (sondage électrique de chaque puce), puis il est découpé (dicing) au laser ou à la scie diamantée. Les puces fonctionnelles sont ensuite encapsulées dans un boîtier (package), qui les protège mécaniquement et fournit les connexions vers le PCB.
Les boîtiers historiques (DIP) ont laissé place à des formats compacts à billes (BGA, FCBGA) et, depuis une dizaine d'années, à l'advanced packaging : chiplets, intégration 2.5D (interposeur silicium) et 3D (empilement vertical de dies avec interconnexions TSV). Cette voie est aujourd'hui aussi stratégique que la course aux nanomètres.
| Phase back-end | Description |
|---|---|
| Wafer test (probe) | Test électrique individuel de chaque puce sur le wafer, avant découpe. |
| Dicing | Découpe du wafer en puces unitaires (dies) par scie ou laser. |
| Die attach + wire/flip-chip bonding | Fixation du die sur le substrat puis connexion (fils d'or/cuivre ou billes flip-chip). |
| Encapsulation (molding) | Coulage d'une résine de protection autour du die. |
| Final test & burn-in | Test fonctionnel à différentes températures, tri qualité (binning). |
5. Les métiers de la fab et leurs rémunérations
Une fab moderne emploie typiquement entre 1 500 et 5 000 personnes selon sa taille. Les profils vont de l'opérateur bac+2 au docteur en physique du solide. Les rémunérations ci-dessous sont des ordres de grandeur observés sur le bassin de Grenoble-Crolles et publiés par les observatoires de branche (Syntec-Numérique, UIMM) ainsi que par Bpifrance dans ses notes sur la filière semiconducteurs.
Opérateur de fabrication (fab)
Conduite des équipements, chargement/déchargement des wafers, surveillance des recettes process. Travail en 3x8 ou 4x8, en salle blanche.
Salaire brut : ordre de grandeur 28 000–35 000 € annuels selon ancienneté et primes d'équipe (sources publiques bassin Crolles).
Technicien équipements
Maintenance et qualification des équipements (litho, gravure, CVD, métrologie). Formations type BTS CIM, BTS Électronique, BUT GEII, BUT Mesures Physiques.
Salaire brut : ordre de grandeur 30 000–45 000 € annuels.
Ingénieur procédés / process integration
Définition, optimisation et industrialisation des étapes procédé. Spécialités : intégration, défectivité, yield engineering.
Salaire brut : ordre de grandeur 45 000–70 000 € annuels selon expérience.
Ingénieur métrologie, qualité, R&D
Mesures dimensionnelles nanométriques (SEM, AFM, ellipsométrie), gestion qualité, R&D nouveaux nœuds. Souvent mastère spécialisé ou doctorat.
Salaire brut : ordre de grandeur 50 000–90 000 € et plus.
À ces postes s'ajoutent les fonctions d'ingénieur EDA / design (côté conception), les techniciens en métrologie, les ingénieurs facilités (gaz ultra-purs, eau désionisée, énergie), et les fonctions support (HSE, planning, supply chain). Le travail posté représente une part importante des effectifs et donne lieu à des primes significatives.
6. Stratégie France et Europe : Chips Act, Crolles, formations
La crise des semiconducteurs de 2020-2022 a révélé la dépendance européenne aux fabs asiatiques. En réponse, l'Union européenne a adopté en 2023 l'European Chips Act, qui mobilise environ 43 milliards d'euros de fonds publics et privés pour soutenir la filière. L'objectif officiel fixé par la Commission européenne est de porter la part de l'Europe dans la production mondiale à 20 % à l'horizon 2030 (contre ~10 % aujourd'hui selon les chiffres publics de la Commission).
En France, le projet phare est l'extension du site de Crolles (Isère), exploitée conjointement par STMicroelectronics et GlobalFoundries. Annoncée en 2022, cette extension représente un investissement de l'ordre de 5,7 milliards d'euros pour une nouvelle ligne 300 mm sur des nœuds matures et FD-SOI, avec un soutien public significatif au titre du Chips Act et du plan France 2030.
Cartographie rapide des sites industriels français
STMicroelectronics / GlobalFoundries — Crolles
Fab 300 mm, nœuds matures et FD-SOI. Extension en cours (~5,7 Md€).
Soitec — Bernin
Substrats SOI (Silicon On Insulator), brique stratégique pour le FD-SOI et la RF.
X-FAB — Corbeil-Essonnes
Foundry européenne sur technologies analogiques et mixed-signal.
CEA-Leti / IRT Nanoelec — Grenoble
Centre de R&D et lignes pilotes 200 / 300 mm, partenariats internationaux.
Où se former en France
Les formations qui mènent aux métiers du semiconducteur couvrent un large spectre, du BTS au doctorat. Les principales écoles d'ingénieurs et universités citées par la filière incluent :
- Phelma (Grenoble INP) — filière physique, électronique et matériaux, historiquement très liée au bassin de Crolles.
- École polytechnique — masters et programmes spécialisés en physique du solide / nanosciences.
- INSA Lyon — filière télécoms, électronique, microélectronique.
- IMT Atlantique — électronique, micro et nano-systèmes.
- Polytech Marseille — micro-électronique et télécoms.
- Pour les techniciens : BTS CIM, BTS Électronique, BUT GEII, BUT Mesures Physiques, licences pro microélectronique.
Bpifrance et les pôles de compétitivité (Minalogic, SCS) accompagnent par ailleurs un écosystème dense de PME et de start-ups, notamment sur les briques en amont (équipements, logiciels EDA, matériaux) ou en aval (test, design dédié).
Conclusion : une filière stratégique qui se rapatrie
La fabrication d'une puce électronique cumule une densité technologique rare : plus de mille étapes, des équipements à 200 millions d'euros, une salle blanche ISO 1, et une chaîne de valeur étirée entre conception (EDA), fabrication (fab) et assemblage (back-end). Pour l'Europe et la France, c'est aussi un enjeu de souveraineté de premier rang, porté par le Chips Act et par les extensions industrielles en cours à Crolles et ailleurs.
Pour qui cherche un secteur en tension forte, à fort contenu technique et avec des perspectives à dix ans, la filière semiconducteur reste l'un des terrains d'opportunités les plus dynamiques de l'industrie française. Les bonnes pratiques observées chez les acteurs européens convergent vers un renforcement des formations courtes (BUT, licences pro) en parallèle du flux historique d'ingénieurs.
