L'industrie des semi-conducteurs est l'une des plus stratégiques au monde — et l'une des plus jargonneuses.
Entre les wafers de 300 mm, les nœuds 2 nm, le packaging avancé CoWoS et les chiplets, un non-spécialiste qui ouvre un communiqué de TSMC ou un dossier sur le Chips Act a souvent l'impression de lire une langue étrangère.
Ce glossaire structuré rassemble une trentaine de termes essentiels, classés par étape du cycle de vie d'une puce : matière première, fabrication front-end, transistors et nœuds, packaging back-end, écosystème industriel.
Objectif : permettre aux RH, journalistes, débutants techniciens et profils non-ingénieurs de comprendre rapidement les annonces, les plans d'investissement et les conversations techniques sans se perdre dans les sigles.
1. Pourquoi un glossaire de la microélectronique
La microélectronique est une industrie extrêmement riche en jargon. Tout y est en anglais — wafer, die, foundry, chiplet, tape-out —, tout est en abréviations (CMOS, FinFET, GAA, EUV, OSAT, IDM, HBM) et tout joue sur des échelles vertigineuses : on parle de nanomètres pour les transistors, de millimètres pour les puces, et de centimètres pour les wafers.
Pour un RH qui recrute un ingénieur process, un journaliste qui couvre le Chips Act européen, un technicien débutant en salle blanche ou un investisseur non-spécialiste, ce vocabulaire est une barrière à l'entrée. Quand TSMC annonce son nœud N2 à Hsinchu, quand Intel parle de 18A ou quand l'Union européenne finance une gigafab, il faut savoir ce qui se cache derrière les mots.
Comment lire ce glossaire
Le vocabulaire est organisé selon le cycle de vie réel d'une puce — de la silice extraite du sable jusqu'au chiplet emballé dans un boîtier BGA prêt à être soudé sur une carte mère. Chaque section regroupe les termes incontournables avec une définition concise et, quand c'est utile, un exemple industriel concret.
Ce glossaire couvre une trentaine de termes essentiels. Il ne remplace pas un cours d'ingénieur — pour cela, voir les supports de la filière Phelma à Grenoble INP, les publications de l'IRDS (International Roadmap for Devices and Systems) ou les actes de la conférence IEEE IEDM. Mais il suffit à comprendre 90 % des annonces de presse et des fiches de poste.
2. Matière première et substrat
Tout commence par du sable. Plus précisément par le quartz (SiO₂) extrait dans des carrières spécialisées, raffiné jusqu'à atteindre une pureté quasi parfaite. C'est l'étape la plus en amont — et la plus invisible — de la chaîne de valeur.
Le silicium domine, mais d'autres matériaux dits « composés III-V » ou « wide bandgap » (SiC, GaN, GaAs) émergent pour les applications de puissance (véhicule électrique, photovoltaïque) et de radiofréquence.
| Terme | Définition | Exemple / précision |
|---|---|---|
| Sable / silice (SiO₂) | Matière première de base, dioxyde de silicium d'origine minérale. | Le quartz industriel français est notamment extrait dans les Pyrénées et le Massif central. |
| Silicium polycristallin (poly-Si) | Silicium purifié en grade électronique, structure cristalline désordonnée. | Pureté visée : 9N9 (99,9999999 %), soit moins d'un atome d'impureté par milliard. |
| Lingot monocristallin (ingot) | Bloc cylindrique en silicium à structure cristalline parfaitement ordonnée. | Tiré par procédé Czochralski (CZ) ou Zone Fondue (FZ). Diamètre 150 à 300 mm. |
| Wafer | Tranche fine (≈ 750 µm) découpée du lingot, polie. C'est le substrat de fabrication. | Standards : 100, 150, 200, 300 mm (12 pouces). Le 450 mm a été abandonné dans les années 2010. |
| Doping / dopage | Ajout d'impuretés contrôlées pour modifier la conductivité du silicium. | Bore (B) = type p ; Phosphore (P) ou Arsenic (As) = type n. |
| Substrat épitaxial (epi) | Couche cristalline mince déposée par épitaxie à la surface d'un wafer. | Permet de contrôler finement le profil de dopage en surface. |
| SOI (Silicon-On-Insulator) | Substrat à isolant enterré (couche d'oxyde sous le silicium actif). | Soitec (Bernin, Isère) est le leader mondial. Le FD-SOI équipe les puces basse consommation. |
| GaN, SiC, GaAs | Substrats alternatifs au silicium pour applications spécifiques. | SiC et GaN HEMT : électronique de puissance (véhicule électrique). GaAs : RF / 5G. |
À retenir : un wafer 300 mm peut produire plusieurs centaines à plusieurs milliers de dies selon la taille de la puce. C'est la denrée stratégique autour de laquelle tout l'écosystème est organisé.
3. Les étapes du process front-end
Le front-end of line (FEOL) est la partie « salle blanche extrême » de la fabrication : on construit, couche par couche, les transistors et les interconnexions directement sur le wafer. Un wafer parcourt typiquement 500 à 1 500 étapes et reste plusieurs semaines à plusieurs mois dans la fab avant d'en sortir.
Quelques familles d'étapes reviennent en boucle : photolithographie, gravure, dépôt, implantation, recuit, planarisation. Voici les termes à connaître.
Photolithographie (litho)
Transfert d'un motif depuis un photomasque vers une résine photosensible déposée sur le wafer. Utilise des lasers DUV 193 nm (immersion) ou EUV 13,5 nm.
Photomasque (reticle)
Pochoir en quartz avec motifs en chrome, écrit par faisceau d'électrons (e-beam). Un nœud avancé peut nécessiter ~80 à 100 masques et un jeu complet coûte plusieurs millions de dollars (jusqu'à 30 M$ et plus selon les sources).
Résine (photoresist)
Polymère photosensible étalé en couche fine. CAR (chemically amplified resist) pour le DUV, metal-oxide resist pour l'EUV.
Gravure (etch)
Retrait sélectif de matière. Sèche par plasma (RIE, ICP, capacitive) ou humide par bain chimique.
Dépôt (CVD, ALD, PVD)
CVD : Chemical Vapor Deposition. ALD : Atomic Layer Deposition (mono-couche atomique). PVD : sputtering physique.
CMP (Chemical Mechanical Polishing)
Planarisation de la surface du wafer entre couches : pad rotatif + slurry abrasif. Indispensable pour empiler des dizaines de niveaux.
Implantation ionique
Bombardement haute énergie d'ions (Bore, Phosphore…) pour doper localement certaines zones du silicium.
Recuit (anneal)
Traitement thermique pour activer les dopants et guérir les défauts cristallins. RTP (Rapid Thermal Processing) ou four traditionnel.
Métallisation et interconnexions
Couches conductrices (cuivre, tungstène, aluminium, cobalt) reliant les transistors via des VIA (Vertical Interconnect Access). Les nœuds avancés empilent jusqu'à 15 à 20 couches métalliques.
EUV vs DUV : la lithographie EUV à 13,5 nm est aujourd'hui réservée aux nœuds les plus avancés (≤ 7 nm). Les machines sont produites exclusivement par ASML (Pays-Bas) et coûtent plus de 300 M$ pièce pour les générations High-NA.
4. Transistors et nœuds technologiques
Le transistor est l'élément de base : un commutateur électrique miniaturisé. Sa taille a été divisée par mille en cinquante ans, et son architecture évolue par sauts : planaire jusqu'à 28 nm, puis FinFET à partir de 22/14 nm, et désormais GAA / nanosheet à 3 et 2 nm.
Le « nœud technologique » (28 nm, 7 nm, 3 nm, 2 nm…) est devenu une étiquette marketing : il ne désigne plus la longueur physique de la grille, mais une densité d'intégration globale. Comparer un « 5 nm TSMC » à un « 7 nm Intel » sur la seule base du chiffre n'a pas de sens — il faut regarder les densités effectives (transistors par mm²).
| Terme | Définition |
|---|---|
| Transistor | Commutateur électronique élémentaire. Type historique : MOSFET (Metal-Oxide-Semiconductor Field-Effect Transistor). |
| CMOS | Complementary MOS : technologie dominante de la logique numérique, associant transistors NMOS et PMOS. |
| Nœud technologique | Nom marketing d'une génération de procédé (28, 16, 7, 5, 3, 2 nm). Ne correspond plus à la taille physique du transistor depuis le passage au FinFET (~ 22 nm). |
| FinFET | Transistor à structure 3D verticale en forme d'aileron. Introduit en production par Intel en 2012 (nœud 22 nm). |
| GAA / Nanosheet | Gate-All-Around : la grille entoure complètement le canal. Déployée par Samsung en 3 nm (2022), par TSMC en N2 (production 2025-2026) et par Intel sur 18A. |
| HKMG (High-K Metal Gate) | Transistor à diélectrique de grille en matériau haute permittivité (HfO₂) + grille métallique. Standard depuis le nœud 45 nm. |
| EUV | Extreme Ultraviolet : lithographie à 13,5 nm. Machines fabriquées uniquement par ASML. Coût unitaire > 300 M$ pour la génération High-NA. |
Attention au piège marketing du « nœud en nm »
Depuis le passage au FinFET vers 22/16 nm, le chiffre annoncé ne correspond plus à une dimension physique de la grille du transistor. C'est devenu un indicateur composite de densité globale, propre à chaque fondeur. Un « 7 nm Intel » est ainsi historiquement proche, en densité, d'un « 5 nm TSMC » — d'où le rebranding par Intel en Intel 7, Intel 4, Intel 18A pour aligner sa nomenclature sur celle de TSMC et Samsung.
Pour visualiser la course à la densité, le graphique ci-dessous résume les densités de transistors par mm² annoncées par les principaux fondeurs sur leurs nœuds successifs, selon les chiffres publics communiqués lors des journées investisseurs et conférences techniques.
Densités indicatives (M transistors / mm²) selon communiqués TSMC, Intel et Samsung et synthèses presse spécialisée (AnandTech, WikiChip). Chiffres « high-density » publics, variant selon la bibliothèque logique (HD vs HP). Ordres de grandeur, à ne pas utiliser pour des comparaisons fines.
L'enseignement principal : la densité a quasiment décuplé entre les générations FinFET du milieu des années 2010 et les nœuds GAA du milieu des années 2020. Mais le coût par transistor, lui, ne baisse plus à la même vitesse — c'est l'une des raisons pour lesquelles le chiplet (voir section suivante) est devenu central.
5. Back-end : packaging et test
Une fois le wafer terminé, on entre dans la phase back-end of line (BEOL), puis dans l'assembly & test. Le wafer est découpé en dies, chaque die est testé, monté dans un boîtier, connecté, scellé, puis testé à nouveau.
C'est dans cette partie que se joue aujourd'hui la plus grande révolution industrielle du secteur : le packaging avancé (2.5D, 3D, chiplets, HBM). Quand Apple lance un M-series, quand NVIDIA livre un H100/H200, quand AMD assemble un EPYC, toute la valeur ajoutée n'est plus uniquement dans le die, elle est dans le packaging.
| Terme | Définition |
|---|---|
| Die (chip, puce) | Circuit intégré individuel découpé du wafer. Un wafer 300 mm contient des centaines à des milliers de dies. |
| Dicing (sciage) | Découpe du wafer en dies. Techniques : blade sawing (lame diamantée) ou stealth dicing (laser interne). |
| Wire bonding | Connexion par fils d'or ou d'aluminium ultra-fins entre le die et le leadframe du boîtier. |
| Flip-chip | Le die est retourné et connecté au substrat par des billes/bumps. Technique historique : C4 (Controlled Collapse Chip Connection). |
| Underfill | Résine époxy injectée sous le die flip-chip pour renforcer mécaniquement les joints brasés. |
| Package | Boîtier final de la puce. Familles courantes : BGA (Ball Grid Array), LGA, QFN, FCBGA, CSP (Chip Scale Package), PoP (Package-on-Package). |
| Advanced packaging | Intégration hétérogène : 2.5D avec interposer silicium (CoWoS chez TSMC), 3D avec empilement direct, hybrid bonding die-to-die, Foveros chez Intel. |
| HBM (High Bandwidth Memory) | DRAM empilée verticalement, reliée par TSV. Composant critique pour l'IA (GPU NVIDIA, accélérateurs AMD). Fournisseurs : Samsung, SK Hynix, Micron. |
| Chiplet | Approche modulaire : plusieurs dies spécialisés assemblés dans un même package. Exemples : AMD Ryzen / EPYC, Intel Sapphire Rapids, Apple M Ultra. |
| Test (probe + final test) | Probe test sur le wafer puis final test du package via des ATE (Automated Test Equipment) — Teradyne, Advantest. |
Front-end vs back-end
Le front-end (fab) construit les transistors sur le wafer. Le back-end (assembly & test) découpe, emballe et teste les dies. Deux mondes industriels distincts, avec des acteurs différents (foundries vs OSAT).
Pourquoi le chiplet
Plutôt que de fabriquer un seul gros die monolithique (rendement faible, coût exponentiel), on assemble plusieurs petits dies spécialisés — chacun fabriqué dans le nœud le mieux adapté. C'est ce que font AMD, Intel, Apple, et désormais NVIDIA.
6. Métiers et écosystème industriel
L'industrie est segmentée entre designers de puces (fabless), fondeurs (foundries), IDM qui font les deux, OSAT spécialisés dans le packaging-test, éditeurs EDA, fournisseurs d'IP et équipementiers (ASML, AMAT, Lam Research, Tokyo Electron, KLA).
Comprendre qui fait quoi permet de lire les annonces sans confusion : NVIDIA n'a pas d'usine, TSMC ne vend pas ses propres puces, Intel fait les deux, et ASE assemble pour à peu près tout le monde.
| Terme | Définition | Exemples industriels |
|---|---|---|
| Fab | Usine de fabrication front-end de wafers. | Crolles (STMicroelectronics, France), Hsinchu (TSMC, Taïwan), Hillsboro (Intel, Oregon). |
| Foundry | Fab qui fabrique pour des designers tiers, sans vendre sous sa propre marque. | TSMC, GlobalFoundries, Samsung Foundry, UMC, SMIC, X-FAB (Erfurt). |
| IDM | Integrated Device Manufacturer : conçoit ET fabrique ses propres puces. | Intel, STMicroelectronics, Infineon, Texas Instruments, Micron, Samsung Semi. |
| Fabless | Designer de puces sans usine, sous-traite la production à des foundries. | NVIDIA, AMD, Apple, Qualcomm, Broadcom, MediaTek. |
| OSAT | Outsourced Semiconductor Assembly and Test : sous-traitants spécialisés packaging-test. | ASE Group, Amkor, JCET, SPIL. |
| EDA | Éditeurs de logiciels de conception électronique. | Cadence, Synopsys, Siemens EDA (ex-Mentor Graphics). |
| PDK | Process Design Kit : trousse logicielle fournie par la foundry aux designers (règles, modèles, librairies). | Indispensable pour produire des layouts compatibles avec un nœud donné. |
| IP (Intellectual Property) | Blocs de design réutilisables licenciés aux designers. | ARM (cœurs CPU mobiles), RISC-V (instruction set ouvert), Imagination Technologies. |
| Yield (rendement) | Taux de dies fonctionnels par wafer après tests. | 90-99 % sur nœuds matures, 30-70 % en début de ramp-up sur nœuds avancés. |
| Tape-out | Finalisation du design envoyé au fondeur. Étape critique — chaque tape-out engage plusieurs millions de dollars (mask set + ramp). | Le tape-out d'un SoC mobile complexe sur 3 nm peut dépasser 500 M$ tous frais inclus selon IBS Consulting. |
Côté métiers
Les profils les plus recherchés à l'embauche en France (Grenoble, Tours, Rousset) et en Europe sont :
- Process integration engineer : assemble les briques de procédé en un flow industriel cohérent.
- Yield engineer / défectivité : analyse statistiquement les pertes et améliore le rendement.
- Lithographer : spécialiste de l'étape lithographie (machines EUV/DUV, résines, masques).
- Design IC / layout engineer : conçoit le circuit ou son agencement physique sur le die.
- Validation / characterization engineer : valide les performances du silicium reçu de la fab.
- Test engineer : développe les programmes ATE et optimise les coûts de test.
- Packaging engineer : pilote l'assemblage avancé (flip-chip, CoWoS, chiplets).
Formations en France : la filière historique passe par Phelma — Grenoble INP, INSA Lyon / Rennes / Toulouse, Polytech de plusieurs universités, et les masters dédiés (Université Grenoble Alpes, Aix-Marseille Université). Les BUT et licences pro Mesures physiques / GEII alimentent les techniciens de salle blanche.
Conclusion : un vocabulaire stratégique à maîtriser
Comprendre la microélectronique commence par s'approprier son vocabulaire. Un wafer n'est pas une puce ; un nœud en nm n'est plus une longueur ; un fabless n'a pas d'usine ; un OSAT n'invente rien mais conditionne tout. Ces nuances changent radicalement la lecture des plans d'investissement annoncés en Europe (European Chips Act, gigafabs ESMC à Dresde, extension Crolles), aux États-Unis et en Asie.
Pour aller plus loin, les ressources les plus solides restent les roadmaps de l'IRDS, les actes de l'IEEE IEDM, les analyses de Yole Group et IC Insights, et les supports pédagogiques publics de Phelma — Grenoble INP, de l'Imec et du CEA-Leti. Pour les recrutements et les fiches de poste, ce glossaire devrait suffire à éviter les contresens les plus fréquents.
